Курсовая работа

Разработка локально-вычислительной сети предприятия

Категория:

Курсовая работа

Дисциплина:

Локальные вычислительные сети

Город:

Беларусь, Минск

Учебное заведение:

БНТУ, ФИТР

Стоимость работы:

30 руб.

Оценка: 10
Объем страниц: 40
Год сдачи: 2021
Дата публикации: 07.05.2021

Фрагменты для ознакомления

Разработка локально-вычислительной сети предприятия

 

Содержание

Введение…………………………………………………………………………...5

I. Физический сегмент 10 BASE – T……………………………………………..6

1.1 Спецификация IEEE 802.3 10 BASE – T………………………………….6

1.2 Особенности реализации алгоритма CSMA/CD в 10 BASE – T………...6

1.3 Основные принципы категорирования компонентов СКС……………...7

II. Основные интерфейсы архитектуры x86……………………………………11

2.1 Сегментная организация памяти…………………………………………11

2.1.1 Реальный режим (realmode)…………………………………………12

2.1.2 Защищённый режим………………………………………………….13

2.1.3 Режим виртуального 8086 (virtual 8086 mode, V86)………………..14

2.1.4 Смешанные режимы………………………………………………….14

2.2 Страничная организация памяти………………………………………...15

2.3 Интерфейс PCI…………………………………………………………….15

2.3.1 Адресация в PCI………………………………………………………16

2.4 Интерфейс IDE…………………………………………………………….17

2.5 Интерфейс SATA………………………………………………………….19

2.5.1 SATA I – SATA Revision 1.x (до 1.5 Гбит/с)………………………..19

2.5.2 SATA II – SATA Revision 2.x (до 3 Гбит/с)………………………...19

2.5.3 SATA III – SATA Revision 3.x (до 6 Гбит/с)………………………..20

2.6 Интерфейс USB…………………………………………………………...20

III. Расчёт конфигурации сети Ethernet………………………………………...22

3.1 Расчёт PDV………………………………………………………………...22

3.2 Расчёт PVV………………………………………………………………...24

IV. Расчёт конфигурации сети Fast Ethernet…………………………………...26

V. Топологии сети……………………………………………………………….30

5.1 Физическая топология сети………………………………………………30

5.2 Логическая топология сети……………………………………………….31

VI. Расчёт сети…………………………………………………………………...33

VII. Выбор оборудования и оценочная стоимость компьютерной сети……..36

VIII. Логическое моделирование сети………………………………………….38

Заключение……………………………………………………………………….39

Список используемых источников……………………………………………..40

 

Введение

В рассматриваемой курсовой работе проектируется компьютерная сеть фирмы, состоящая из 200 узлов, 8 подсетей и не менее 25 узлов в каждой из них. Будет произведён расчёт сети Ethernet и Fust Ethernet, а также расчёт подсети.

Основная задача курсовой работы заключается в проектировании сети фирмы по схеме здания, распределение IP адресов сети и подсетей, а также с учётом условий и расчёта сети выбрать необходимый тип оборудования и оценить стоимость прокладки сети фирмы.

 

I. Физический сегмент 10 BASE – T

Физическим сегментом называется отрезок кабеля, соединяющий два компьютера или какие-либо два других сетевых устройства. Таким образом, концентраторы и повторители, которые используются для добавления новых физических сегментов, являются средством физической структуризации сети.

 

1.1 Спецификация IEEE 802.3 10 BASE – T

Появление 10 BASE – T технологии в начале 1991 года была вызвано следующими факторами:

  • Необходимость дальнейшего снижения стоимости построения и эксплуатации локальных вычислительных систем,
  • Внедрение новых технологий построения коммуникаций – структурированные кабельные сети,
  • Необходимость дальнейшего повышения комфорта пользователя.

Для обеспечения информационного обмена в технологии 10 BASE – T используются две неэкранированные пары (unshieldedtwistedpair – UTP). Одна пара служит для передачи данных, другая – для приёма. Технология 10 BASE – T использует сбалансированное кодирование передаваемых сигналов. Для того, чтобы обеспечить высокие скорости передачи данных, необходимо использовать специально подготовленные кабели и другие коммутационные компоненты. Таким образом, появление технологии 10 BASE – T вызвало к жизни целую индустрию – производство компонентов структурированных кабельных систем (СКС).

 

1.2 Особенности реализации алгоритма CSMA/CD в 10 BASE – T

Сеть 10 BASE – T имеет топологию типа «звезда». В сегменте этой сети может находится только два устройства – обычно это рабочая станция и повторитель (репитер, хаб). Поскольку каждый компонент сети 10 BASE – T использует отдельные сигнальные пары для передачи и приёма информации, факт возникновения коллизий в этой сети регистрируется в момент, когда передающая станция обнаруживает появление сигнала SFDна линии принимаемых данных.

В технологии 10 BASE – T возможно использование двух режимов информационного обмена:

  • Полудуплексный режим,
  • Полнодуплексный режим.

Полудуплексный режим – для передачи и приёма данных используются различные каналы, передача и приём не могут осуществляться одновременно.

Полнодуплексный режим – для передачи и приёма данных используются различные каналы, передача и приём данных могут осуществляться одновременно.

При использовании полнодуплексного режима производительность сети увеличивается вдвое. В таблице 1.2 приведены некоторые обобщенные характеристики сетей, которые построены по технологии 10 BASE – T.

Таблица 1.2 Обобщенные характеристики сетей

Параметр

Значение

Максимальная длина сегмента

100м

Максимальное число станций в сегменте

2

Тип используемого соединителя

RG45

Категория сетевых компонентов

3 и выше

Максимальное число репитеров между станциями

2

 

1.3 Основные принципы категорирования компонентов СКС

Надёжная передача данных по витой паре на высокой скорости возможна только в том случае, если физические и электрические характеристики кабеля удовлетворяют совокупности ограничений. Наиболее важным в данном случае является требование к симметричности задержки распространения сигнала по проводам, которые составляют сигнальную пару. Именно поэтому при производстве кабелей применяются специальные технологи и методы проверки нормируемых параметров. Таким образом, на стадии изготовления компонентам СКС присваивается та или другая категория, которая может быть использована в качестве технического паспорта данного компонента при построении сети.

Таблица 1.3 Категория компонентов

Категория

Рекомендованная скорость

Применение

Category 3

До 16 MHz

10 Mbps

Category 4

До 20 MHz

16 Mbps

Category 5

До 100 MHz

100 Mbps

Неэкранированная витая пара пятой категории в соответствии с требованием нормативных документов EIA/TIA 568B должна иметь следующие параметры:

  • Погонная ёмкость кабеля – не более 56 pFна метр,
  • Дисбаланс сопротивлений пары не более 5%.

На рисунке 1.3 приведены графики зависимостей величины погонного (на 100 м) затухания сигнала в кабеле (зелёный) и уровня воздействия передачи по соседнему каналу (фиолетовый) в зависимости от частоты передаваемого сигнала.

Рисунок 1.3 График зависимости сигнала и уровня воздействия передачи от частоты

В таблице 1.4 приведены сравнительные значения зависимости от частоты погонного затухания сигнала и величины помехи, которую оказывает на принятый сигнал передача по соседнему каналу (NEXT).

Таблица 1.4 Значения зависимости от частоты сигнала и величины помехи

 

Погонное ослабление сигнала dB/100 м

NEXT dB

UTP-3

UTP-5

STP 50 Ом

UTP-3

UTP-5

STP 50 Ом

1 MHz

2.6

2.1

1.1

41

62

58

4 MHz

5.6

4.1

2.2

32

53

58

10 MHz

 

6.6

 

 

47

 

16MHz

13.1

8.2

4.4

23

44

50.4

20 MHz

 

9.2

 

 

42

 

25 MHz

 

10.4

6.2

 

32

47.5

62.5 MHz

 

17.1

 

 

 

 

100 MHz

 

22

12.3

 

 

38.5

300 MHz

 

 

21.4

 

 

31.3

BASE – T используется специальная процедура, которая называется «Link Test». Суть этой процедуры состоит в том, что устройства, которые входят в сеть 10 BASE – T, должны периодически обмениваться специальными сигналами, которые называются Link test pulses (LTP). Период, с которым должны формироваться  и приниматься импульсы проверки канала не должны быть менее чем (2..7) мс и более чем (25..150) мс. Устройство, которое подключено к сети 10 BASE – T, должно принять не менее 2 и не более 10 последовательных импульсов LTP, для того, чтобы сделать вывод, о том, что линия подключения к сети работает исправно.

 

II. Основные интерфейсы архитектуры x86

Архитектура x86 – это CISC-архитектура, архитектура процессора с одноимённым набором команд, впервые реализованная в процессорах компании Intel. Название образовано от двух цифр, которыми заканчивались названия процессоров Intel ранних моделей – 8086, 80186, 80286 (i286), 80386 (i386), 80486 (i486). За время своего существования набор команд постоянно расширялся, сохраняя совместимость с предыдущими поколениями. В данной архитектуре доступ к памяти происходит по «словам». «Слова» размещаются по принципу little-endian, известному также как Intel-формат. Современные процессоры включают в себя декодеры команд x86 для преобразования их в упрощённый внутренний формат с последующим их выполнением.

Помимо Intel, архитектура также была реализована в процессорах других производителей: AMD, VIA, Transmeta, IDT и др.

 

2.1 Сегментная организация памяти

Сегментная адресация памяти – схема логической адресации памяти компьютера в архитектуре x86. Линейный адрес конкретной ячейки, который в некоторых режимах работы процессора будет с физическим адресом, делится на две части: сегмент и смещение. Сегментом называется условно выделенная область адресного пространства определённого размера, а смещением – адрес ячейки памяти относительно начала сегмента. Базой сегмента называется линейный адрес (адрес относительно всего объёма памяти), который указывает на начало сегмента в адресном пространстве. В результате получается сегментный (логический) адрес, который соответствует линейному адресу база сегмента + смещение и который выставляется процессором на шину адреса. Селектором называется число (x86 – 16-битное), однозначно определяющее сегмент. Селектор загружается в сегментные регистры. В реальном и защищённом режимах x86-процессора функционирование сегментной адресации отличается.

 

2.1.1 Реальный режим (real mode)

Классический режим адресации, использованный в первых  моделях семейства. Использует сегментированную модель памяти, организованную следующим образом: адресное пространство в 1 MiB разбивается на 16-байтовые блоки, называемые параграфами. Всего параграфов в 1 MiB – 65536, что позволяет пронумеровать их 16-разрядными числами. Сегменты памяти имеют размет 65536 байт, и всегда начинаются на границе параграфа. Адрес ячейки памяти состоит из двух частей: номера параграфа, с которого начинается сегмент и смещения внутри сегмента и обычно записывается как SSSS:OOOO (Segment и Offset), где Sи O – шестнадцатеричные цифры. SSSSназывается сегментной компонентой адреса, а OOOO– смещением. Адрес ячейки, выдаваемый на шину, представляет собой сегментную компоненту умноженную на 16 плюс смещение. Сегментная компонента помещается в специальный регистр, называемый сегментным, а смещение в регистр IP (регистр инструкций). Микропроцессоры 8086/8088, 80186/80188 и 80286 имели четыре сегментных регистра, т.е. могли работать одновременно с четырьмя сегментами памяти, имеющими определённое назначение. В 80386 добавили ещё два, не имеющих специального назначения.

Сегментные регистры и их назначение:

  • CS – сегмент кода. Используется для выборки команд программы;
  • DS – сегмент данных. Используется по умолчанию для доступа к данным;
  • ES – дополнительный сегмент. Является получателем данных в командах обработки строк;
  • SS – сегмент стека. Используется для размещения программного стека;
  • FS – дополнительный сегментный регистр. Специального назначения не имеет. Появился в процессоре 80386;
  • GS – аналогично предыдущему, но в новых процессорах с 64-битной архитектурой имеет особый статус: может использоваться для быстрого переключения контекстов.

 

2.1.2 Защищённый режим

Более совершенный режим, впервые появившийся в процессорах 80286 и в дальнейшем многократно улучшавшийся, имеет большое количество подрежимов, по которым модно проследить эволюцию семейства ЦП. В этом режиме поддерживается защита памяти, контексты задач и средства для организации виртуальной памяти. Аналогично реальному режиму, тут также используется сегментированная модель памяти, однако уже организованная по-другому принципу: деление на параграфы отсутствует, а расположение сегментов описывается специальными структурами (таблицами дескрипторов), расположенными в оперативной памяти. Помимо базового адреса сегмента дескрипторы содержат размер сегмента (точнее, максимально доступное смещение) и различные атрибуты сегментов, использующиеся для защиты памяти и определения прав доступа к сегменту для различных программных модулей. Существует два типа дескрипторных таблиц: глобальная и локальная. Глобальная таблица описывает сегменты операционной системы и разделяемых структур данных. Локальная таблица может быть определена для каждой конкретной задачи (процесса). Сегменты памяти также выбираются всё теми же сегментными регистрами; однако вместо номера параграфа сегментный регистр содержит специальную структуру (селектор), содержащую индекс дескриптора в таблице. Сам же дескриптор загружается из памяти во внутренний программно недоступный регистр (кэш), привязанный к каждому сегментному регистру и автоматически загружаемый в момент его модификации.

Каждый программный модуль, выполняемый в защищённом режиме, определяется его сегментом кода, описываемым регистром CS, который и определяет его привилегии по доступу к данным и другим модулям. Существует 4 уровня привилегий (0, 1, 2 и 3), называемых кольцами защиты. Кольцо 0 наиболее привилегированное. Оно предназначено для модулей ядра операционной системы. Кольцо 3 – наименее привилегированное, и предназначено для пользовательских программ. Кольца 1 и 2 используются лишь некоторыми операционными системами. Сегменты данных также имеют атрибуты прав доступа, дающие доступ только коду, имеющему такие же или более высокие привилегии. Система колец позволяет гибко распределять доступ к коду и данным.

 

2.1.3 Режим виртуального 8086 (virtual 8086 mode, V86)

Является подрежимом защищённого, но использует адресную модель, аналогичную реальному режиму. Применяется для запуска старых программ 8086 в среде современных операционных систем. В отличии от реального режима, где все программы имеют доступ ко всей памяти (кольцо 0), в режиме V86 программа выполняется в кольце 3 (наименее привилегированном), а особые ситуации и прерывания обрабатываются обычными процедурами защищённого режима.

 

2.1.4 Смешанные режимы

Сегментное MMU современных процессоров, несмотря на кардинальные различия двух его основных режимов, в обоих работает схожим образом. Это позволяет организовывать нестандартные режимы не описанные в официальной документации, но иногда очень полезные при написании программ. Поскольку известно, что внутренние кэши дескрипторов используются во всех режимах, и именно они используются для адресации памяти, при понимании логики их работы возможна загрузка в них нестандартных значений для текущего режима. В частности, можно создать дескрипторную таблицу в реальном режиме, установить флаг PE, загрузить сегментные регистры уже в защищенном режиме, а потом тут же сбросить флаг PE. До следующей перезагрузки сегментного регистра его кеш дескриптора будет содержать значение, соответствующее защищенному режиму, и если он был загружен должным образом, появится возможность адресации до 4 GiB памяти. Подобные нестандартные режимы получили общее название Unreal mode и активно используются BIOS'ами персональных компьютеров.

102